天津工业大学模拟与数字集成电路设计验证开发系统招标预告(原标题: 模拟与数字集成电路设计验证开发系统)

1、模拟与数字集成电路设计验证实验开发平台技术参数不低于： 1.1）应采用主机平台加实验模块的设计方式，平台和实验模块之间采用PCIe接口连接。主机平台应采用专用模具设计，流线造型，兼顾实用和美观，符合人体工学要求。 1.2）实验模块应包括中大规模FPGA，逻辑单元不少于54720个，分布式静态存储器S-SRAM不低于106K，块状静态随机存储器Block SRAM不低于2520K，乘法器(18*18)不低于40个，PLLs不少于 6个，I/O Bank总数不低于8个。其配套硬件资源应包括LED、按键、数码管、蜂鸣器、DDR3、JTAG、UART、USB、HDMI、I/O等外设或接口。 1.3）实验模块应包括以晶体管为核心设计的与门、或门、非门、与非门、或非门、同或门、异或门、SR锁存器和D触发器。